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（原标题：提高EDA坐褥力的新方法）
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开端：内容来自semiengineering ，谢谢。
EDA厂商正致力于于探索擢升联想和考证工程师坐褥力的新方法。这些工程师正濒临着芯片复杂度呈指数级增长的挑战，同期还要在极短的上市时候窗口内做事，并搪塞工程东说念主才供应不及的问题。
夙昔，擢升每每只需要检阅算法，或在线性经过中达成筹划并行化。但在现时一代先进芯片中，情况已发生很大变化。多芯片集成条目在联想经过更早阶段进行多物理场分析，而在联想某一部分所作念的变更，可能会对SoC或封装的其他部分，以至在本体应用中产生深切影响。如今的挑战在于，必须以系统性的表情搪塞无数相互竞争的联想成分，这就需要对现存用具和方法进行多方面检阅，同期引入窜改本领，并在许厚情况下采取不同的问题处理表情。
“咱们有机会擢升用具和联想东说念主员的坐褥力，”Siemens EDA定制IC业绩部副总裁兼总司理Amit Gupta指出，“咱们需要擢升EDA中枢用具的运行时候、障翳率或实行速率。同期，咱们还要擢升联想东说念主员，尤其是低级联想东说念主员的做事后果。扫数这个词行业需要越来越多的工程师，咱们必须加速他们的成长。”
检阅用具的做事早已运转，率先从将更多任务前移到联想经过的早期阶段入辖下手。但这还远远不够。
“一个场所是检阅中枢本领自己，”Gupta示意，“比如SPICE仿真器和求解器本领的中枢检阅，这是其中一方面。另一方面是用具运行所依赖的硬件，举例GPU加速。与传统CPU比拟，GPU在加速运行时候和达成并行化方面有什么机会？在什么情况下是可能的？咱们还看到好多客户正在辩论采取Arm架构，以擢升运行时候并可能镌汰资本。第三个场所是AI。咱们如何不单是应用传统的机器学习本领，还要应用强化学习、生成式AI和基于代理的AI？该领域正在发生无数窜改，目的是通过在用具底层镶嵌AI来擢升运行时候、障翳率和用户体验。低级联想东说念主员是否不错像使用ChatGPT那样使用生成式AI？他们不错说：‘这是我要完成的任务’，大型谈话模子则不错给出如何更快达成收尾、如何建立环境的回应。此外还有AI代理。咱们是否能达成代理通过当然谈话界面自动运行用具？”
与AI相干的检阅
AI带来了全新的可能性，但也存在学习弧线。“如实有越来越多的东说念主在和解和部署某些AI算法，以加速自动化应用的实行，”Axiomise CEO Ashish Darbari示意，“EDA在某些方面已自动化多年，比如使用阵势考证进行和解性查验。但跟着AI/ML芯片的发展，和解性查验的领域和性能需求络续提高。在阵势考证用具领域，行业头部厂商正干涉无数资金来擢升编译和张开时候、加速SAT求解器，并惩办可膨胀性问题。他们还在干涉拓荒AI代理，在考证过程中及时支持工程师，有点像共驾系统。”
这些关于EDA来说仍属新事物。“咱们资格了从手工绘画旨趣图，得手写RTL，再到更抽象的高层抽象（HLS）和结构化考证（如UVM）的演进过程，”ChipAgents CEO William Wang示意，“每一步都通过擢升抽象脉络或检阅某些阶段的自动化达成了坐褥力擢升。”
但EDA正在靠近传统抽象和剧本本领的极限。“HLS和UVM在某些领域镌汰了做事量，但它们仍需要深入掌执用具，学习弧线长，调试过程耗时穷苦，”Wang说，“跟着芯片领域扩大到数十亿以至数万亿逻辑门级别，这些方法已难以搪塞日益增长的复杂性，尤其在架构日趋异构、拓荒周期络续压缩的布景下。咱们构建了一套专用于芯片联想与考证的AI代理系统。它并不将就用户校服固定的抽象或方法论，而是径直镶嵌经过中，和解联想意图，融会复杂规格，生成并考证RTL，提议微架构，自动抽象断言，以至解释波形格外。”
这为新用具和方法带来了机会。举例，AI代理不错近似在现存EDA用具之上。“它不是替代现存用具链，而是通过智能代理增强：从规格生成RTL和测试平台、解释波形输出、调试跟踪、并凭证里面代码库和定名商定适配教唆，”Wang说，“这不错极地面减少迭代时候和东说念主工职责，非论是联想还是考证工程师。就像咱们用最新处理器来并行仿真雷同，咱们也诓骗当代硬件加速AI代理。”
这并不会取代传统的EDA算法，但它如实有助于优化做事经过，尤其当多个代理能协调做事并具备高下文感知才能时。
“咱们看到，这种表情可在UVM测试环境中减少手动迭代，比如提前识别拘谨和障翳率瓶颈，”Wang说，“团队正从传统瀑布式经过，转向代理式AI做事流。比如，他们不错从微架构操办运转，盈富优配同期鼓舞联想和考证钞票，并诓骗这项本领以当然谈话保管联想意图，与达成保持一致。它还能匡助新成员通过对话式查询快速了解联想历史。在咱们的早期部署中，考证和调试经过的坐褥力擢升了10倍，同期在新职工培训后果和拓荒者酣畅度方面也有权臣擢升。”
非AI方面的检阅
虽然，AI并非独一的坐褥力开端。扫数这个词用具链也在进行变革，以搪塞日益复杂的联想和持续病笃的东说念主才衰退。
“咱们拓荒了一个与EDA厂商无关的应用，用于考证RISC-V处理器的端到端架构正确性，”Axiomise的Darbari说，“该惩办有筹商无需任何仿真向量或测试，而是通过阵势解释来考证扫数指示的正确性，非论其发出时机、发出次数，或其他指示的交错端正。这种相配弘大的方法已在开源领域的多个已考证处理器中发现了无数Bug。”
针对芯片功耗优化的面积分析亦然一个正在膨胀坐褥力界限的场所。“咱们拓荒的Footprint应用已部署在80多个开源联想中，包括多个RISC-V处理器、GPU和NoC，来在不需要测试平台的情况下筹划芯片组件诓骗率，”Darbari说，“收尾在某些案例中绝顶惊东说念主，发现无数寄存器、阵列、FIFO和计数器等联想组件并未充分诓骗（即部分或总共冗余），却阔绰着功耗。这些问题很难通过其他表情发现。”
加速一切
挑战之一在于：线性经过已无法满足复杂联想的时效性需求。这恰是“左移”理念的中枢，扫数这个词行业正勉力并行鼓舞联想多个阶段。但是，联想变得越来越多元、相互交汇，各组件之间的依赖和交互极其复杂，要理清扫数部分并保证经过胜利进行变得越来越坚苦。用具、IP、方法论和经过都在快速发展，全面跟踪这些变化对初次流片收效产生了挫折影响。
“夙昔咱们的业务主要由摩尔定律驱动，好像每18个月一个新的工艺节点出现，咱们就将IP迁徙至新节点，”Synopsys居品不休实行总监Manmeet Walia说，“而当今，业务由AI做事负载驱动，终局应用决定步骤和工艺节点。事实上，一些拓荒者压根不在乎工艺节点，只关注筹划才能和I/O带宽的需求，咱们必须满足这些需求。”
前沿芯片仍使用新工艺节点拓荒的Chiplet，但这些Chiplet也越来越多地与基于旧工艺的芯片和存储器一皆封装。
“2nm节点正进入埃级时间，筹划带宽跟着工艺缩进赓续增长，但I/O带宽却未能同步擢升，”Walia说，“这意味着咱们必须在SerDes、UCIe、内存接口、DDR、HBM等I/O带宽相干本领上进行紧要窜改，以跟上筹划才能的次第。即使是步骤表率，其更新周期每每远长于硅周期，如今更新速率也越来越快，市集引颈者以至每每不再暖和步骤表率。好多超大领域客户但愿越过步骤。此外，咱们还看到紧要本领转折，不仅是2.5D和3D-IC，还有像后头供电这种埃级节点的新本领。扫数这些都影响信号IP的拓荒，因为它们都是I/O本领。咱们正在与四家不同晶圆厂协调，而客户如今的需求变得极其复杂——条目的是更全面的惩办有筹商。这不再是PHY和为止器的组合，以至不单是齐全惩办有筹商，而是高度集成的子系统惩办有筹商，配有详备封装指南和SoC集成有筹商。”
扫数这些都迫使EDA与IP供应商加速窜改次第。
“咱们无法靠增多东说念主手完成更多做事，”Walia说，“咱们必须借助新一代基础阵势来擢升坐褥力，这是另一个紧要转折。咱们要络续窜改，而在窜改时必须将AI镶嵌用具中。超大领域客户但愿朝上一代（OGA），因此初次即正确至关挫折，因为步骤生命周期太短。淌若咱们无法一次收效，就会错失市集窗口。”
EDA坐褥力的改日走向
淌若采取线性表情鼓舞，就偶然候评估潜在交互与步履并诞生问题。但践诺是没东说念主有这个时候，因此必须并行鼓舞更多做事，同期保持各个部分的同步而不刻薄潜在问题极具挑战性。
“EDA坐褥力的改日不仅是更高脉络的谈话或新的考证框架，”ChipAgents的Wang说，“而是与工程师并肩做事的AI代理，提供领导、增强与加速，并具备特定领域的智能。这不仅是自动化琐碎任务，而是匡助工程师更好地和解问题、获得相干高下文、作念出架构衡量决策——更快、更自信。要达成万亿门级别的果然可膨胀性，EDA行业必须越过剧本和模板，构建能自主整合代码库、历史联想和演进规格高下文的智能系统。”
https://semiengineering.com/new-ways-to-improve-eda-productivity/
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